Функциональные узлы комбинаторной логики. Дешифраторы

Мы рассмотрели одноступенчатый дешифратор (линейный) – он является наиболее быстродействующим, но его реализация при значительной разрядности входного слова затруднена, поскольку требует применения логических элементов с большим числом входов, что сопровождается большой нагрузкой на источники входных сигналов. Обычно одноступенчатыми выполняются дешифраторы на небольшое число входов, определяемое возможностями элементов применяемой серии микросхем. Поэтому зачастую количества выводов дешифратора не хватает для выбора необходимого количества устройств микропроцессорной техники. Используя два дешифратора с разрешающим входом Е, можно реализовать дешифратор с количеством выходов N = 2 n+1 (рис. 2.11.3).

Рис. 2.11.3. Дешифратор 3х8 на основе двух дешифраторов 2х4

На рис. 2.11.3 приведена схема комбинированного дешифратора 3х8, реализованная на двух полных дешифраторах 2х4. Таким образом можно из 2-х дешифраторов 3х8 создать дешифратор 4х16 и т.д. Разрешающий вход Е используется, как адресный разряд. При Е = 0 работает верхний дешифратор, при Е = 1 работает нижний дешифратор, при этом все выходы верхнего дешифратора равны 0.

Широко используется еще каскадный (пирамидальный) способ построения дешифраторов с большим числом выходов на микросхемах дешифраторов с меньшим числом выходов (рис.2.11.4) .

Для разрешения работы одного из дешифраторов 3х8 (DC2, DC3, DC4, DC5) на вход Е каждого дешифратора подается разрешающий или запрещающий сигнал от дешифратора DC1 (первый каскад), который управляется адресными разрядами А3, А4.

Рис. 2.11.4. Схема каскадного (пирамидального) включения дешифраторов

Адресные разряды А0, А1, А2 параллельно подаются на дешифраторы 2-го каскада. Общее число адресных разрядов увеличилось на 2 разряда.

Шифраторы. Шифраторы это устройства, предназначенные для преобразования унитарного кода в двоичный. На выходе шифратора появляется многоразрядный двоичный код, соответствующий десятичному номеру входа, на который подан активный логический уровень. Двоичные шифраторы выполняют операцию, обратную операции дешифраторов.

Шифратор иногда называют «кодером» (от англ. coder) и используют, например, для перевода десятичных чисел, набранных на клавиатуре кнопочного пульта управления, в двоичные числа. Если количество входов настолько ве­лико, что в шифраторе используются все возможные ком­бинации сигналов на выходе, то такой шифратор называ­ется полным. Число входов и выходов в полном шифраторе связано соотношением N = 2 n , где N - число входов, n - число выходов. Так, для пре­образования кода кнопочного пульта в четырехразрядное двоичное число достаточно использовать лишь 10 входов, в то время как полное число возможных входов будет рав­но 16 (n = 2 4 = 16), поэтому шифратор 10x4 будет неполным.

Рассмотрим пример построения шифратора для преоб­разования десятиразрядного единичного кода (десятичных чисел от 0 до 9) в двоичный код. При этом предполагает­ся, что сигнал, соответствующий логической единице, в каждый момент времени подается только на один вход.

Таблица истинности для шифратора приведена в таблице 2.11.3.

Используя данную таблицу, запишем логические выражения для выходных переменных, включая в логическую сумму те входные переменные, ко­торые соответствуют единице соответствующей выходной пере­менной.

Таблица истинности для дешифратора

Таблица 2.11.3.

Входы

Выходы

№

X0

X1

X2

X3

X4

X5

X6

X7

X8

X9

A3

A2

A1

A0

Запишем логические уравнения для выходных переменных А0, А1, А2, А3:

А0 = X1 v X3 v X5 v X7 v X9

A1 = X2 v X3 v X6 v X7

A2 = X4 v X5 v X6 v X7

Для такого шифратора легко построить схему на логических элементах «ИЛИ» (рис. 2.11.5).

Рис. 2.11.5. Схема неполного шифратора 10х4

Методические указания к выполнению работы:

Запишите в отчете, как обычно, название работы, цель работы. Приведите определение дешифратора. Составьте таблицу истинности для дешифратора, имеющего 3 адресных входа. Запишите уравнения для каждого из 8-ми выходов дешифратора. Постройте схему. Соберите схему, реализующую функции дешифратора в Multisim. Исследуйте её работу.

Исследуйте работу микросхемы дешифратора 2х4. Соберите схему дешифратора, приведенную на рис. 2.11.4 используя только дешифраторы 2х4.
Получите временные диаграммы работы схемы. Чтобы показать все входные и выходные сигналы дешифратора используйте 2 анализатора.

Зарисуйте схему и поясните в отчете принцип ее работы. Приведите временные диаграммы. Временные диаграммы надо привести на одной странице, нельзя продолжать связанные по времени графики на другой странице. Все связи между сигналами должны быть наглядными.

Составьте таблицу истинности для полного шифратора 8х3. Запишите логические функции выходных переменных. Постройте и исследуйте схему шифратора. В отчете приведите таблицу истинности, уравнения, построенную по уравнениям схему, временные диаграммы.

Запишите соответствующие каждому пункту выполненной работы выводы.

Вопросы для подготовки к отчету:

1. Дайте определение дешифратора.

2. Дайте определение шифратора.

3. Что понимают под унитарным кодом?

4. Чем отличается полный дешифратор от неполного?

5. Чем отличается полный шифратор от неполного?

6. В чем отличие линейного дешифратора от пирамидального?

7. Больше быстродействие у линейного дешифратора или пирамидального?

8. Больше аппаратных затрат требуется для реализации линейного дешифратора или пирамидального?

9. Для чего применяют в вычислительной технике дешифраторы и шифраторы?

12. Лабораторная работа №12

Исследование мультиплексоров и демультиплексоров

Цель работы: Изучить принципы синтеза и работы мультиплексоров и демультиплексоров.

Задание: Произвести синтез схемы мультиплексора, исследовать работу схемы. Исследовать микросхему мультиплексора, построить и исследовать работу пирамидальной схемы. Произвести синтез схемы демультиплексора, исследовать работу схемы. Исследовать совместную работу мультиплексора и демультиплексора.

Теоретическое введение

Мультиплексором называется комбинационное логическое устройство, предназначенное для управляемой передачи данных от нескольких источников информации в один выходной канал. Входы мультиплексора подразделяются на информационные Д 0 , Д 1 , …… и управляющие (адресные) А 0 , А 1 , …, А n-1 .

Код, подаваемый на адресные входы, определяет, какой из информационных входов в данный момент передается на выход схемы. Поскольку n -разрядный двоичный код может принимать 2 n значений, то, если число адресных входов мультиплексора равно n , число его информационных входов должно равняться 2 n .

Построим таблицу истинности, отображающую работу мультиплексора с двумя адресными входами на основе определения. Обозначим в таблице A0 и A1 – адресные входы. D0, D1, D2, D3 – входы 4-х потоков данных, при установке адреса соответствующие данные будут передаваться на единственный выход мультиплексора Y (таблица 2.12. 1) .

Таблица имеет следующий вид:

Таблица 2.12. 1

Адрес	Данные	Выход
А1	А0	D0	D1	D2	D3	Y
		D0	D1	D2	D3	D0
		D0	D1	D2	D3	D1
		D0	D1	D2	D3	D2
		D0	D1	D2	D3	D3

Запишем уравнение для функции Y:

Y = A1*A0*D0 v A1*A0 D1 v A1 A0*D2 v A1 A0 D3.

Схема, реализующая функцию Y, может быть построена на 2-х инверторах, 4-х трехвходовых элементах «И» и четырехвходовом элементе «ИЛИ» (рис. 12.2.1).

Рис. 12.2.1. Схема мультиплексора 4-1

Можно для реализации этой же схемы собрать дешифратор, и с его помощью осуществлять переключение входов на выход Y (рис. 2.12.2).

Рис. 2.12.2. Схема мультиплексора и его условное обозначение

В тех случаях, когда функциональные возможности ИС мультиплексоров не удовлетворяют разработчиков по числу информационных входов, прибегают к их каскадированию с целью наращивания числа входов до требуемого значения. Наиболее универсальный способ наращивания размерности мультиплексора состоит в построении пирамидальной структуры, состоящей из нескольких мультиплексоров. При этом первый ярус схемы представляет собой столбец, содержащий столько мультиплексоров, сколько необходимо для получения нужного числа информационных входов. Все мультиплексоры этого столбца коммутируются одним и тем же адресным кодом, составленным из соответствующего числа младших разрядов общего адресного кода. Старшие разряды адресного кода используются во втором ярусе, мультиплексор которого обеспечивает поочередную работу мультиплексоров первого яруса на общий выход. Каскадная схема мультиплексора «16-1», построенная на мультиплексорах «4-1», показана на рис. 2.12.3.

Рис. 2.12.3. Каскадная схема мультиплексора 16-1

Типовое применение мультиплексора - это передача информации от нескольких разнесенных в пространстве источников (датчиков) информации на вход одного приемника.

Предположим, что измеряется температура окружающей среды в нескольких помещениях и результаты этих измерений должны быть введены в одно регистрирующее устройство, например ЭВМ. При этом, так как температура изменяется медленно, для получения достаточной точности совсем не обязательно измерять ее постоянно. Достаточно иметь информацию через некоторые фиксированные промежутки времени.

Функцию подключения различных источников информации к одному приемнику по заданной команде и выполняет мультиплексор.

Мультиплексор можно использовать в качестве универсального логического элемента для реализации любой логической функции от числа аргументов, равного числу адресных входов мультиплексора. Покажем это на примере логической функции, заданной таблицей истинности (табл. 2.12.2).

Таблица2.12.2

№	A2	A1	A0	Y	№	A2	A1	A0	Y

Схема, реализующая данную функцию показана на рис. 2.12.4.

Рис. 2.12.4. Реализация комбинационной схемы при помощи мультиплексора

Демультиплексор – это комбинационная схема, имеющая один информационный вход (D), n управляющих (адресных) входов (А0, А1, …, Аn-1) и N = 2 n выходов (Y0, Y1, …, YN-1). Двоичный код, поступающий на адресные входы, определяет один из N выходов, на который передается значение переменной с информационного входа D. Демультиплексор реализует функцию, обратную функции мультиплексора. Он предназначен для разделения потока данных одного источника информации в несколько выходных каналов.

Таблица функционирования демультиплексора (табл.2.12.2), имеющего 4 информационных выхода (Y0, Y1, Y2, Y3) и n = 2 адресных входа (А0, А1), представлена ниже.

Таблица 2.12.2

Инф.вход	Адрес	Информационные выходы
D	A1	A0	Y0	Y1	Y2	Y3
D			D
D				D
D					D
D						D

Уравнения, описывающие работу демультиплексора:

Y0 = D A1* A0*; Y1 = D A1*A0; Y2 = A1 A0*; Y3 = A1 A0.

Схема демультиплексора, построенная по данным уравнениям и его графическое изображение представлены на рис. 2.12.5.

Рис. 2.12.5. Схема демультиплексора "1-4" и его условное изображение

Функция демультиплексора легко реализуется с помощью дешифратора, если его вход “Разрешение” – Е использовать в качестве информационного входа демультиплексора, а входы 1, 2, 4 … - в качестве адресных входов демультиплексора А0, А1, А2, … Действительно, при активном значении сигнала на входе Е избирается выход, соответствующий коду, поданному на адресные входы. Поэтому интегральные схемы дешифраторов, имеющих разрешающий вход, иногда называют не просто дешифраторами, а дешифраторами-демультиплексорами.

Термином “мультиплексирование” называют процесс передачи данных от нескольких источников по общему каналу. В качестве устройства, осуществляющего на передающей стороне операцию сведения данных в один канал применяют мультиплексор. Подобное устройство способно осуществлять временное разделение сигналов, поступающих от нескольких источников, и передавать их в канал (линию) связи друг за другом в соответствии со сменой кодов на своих адресных входах.

На приемной стороне обычно требуется выполнить обратную операцию – демультиплексирование, т.е. распределение порций данных, поступивших по каналу связи в последовательные моменты времени, по своим приемникам. Эту операцию выполняет демультиплексор. Совместное использование мультиплексора и демультиплексора для передачи данных от 4-х источников к

4-м приемникам по общей линии иллюстрирует рис. 2.12.6.

Рис. 2.12.6. Совместное использование мультиплексора и демультиплексора для передачи данных

Похожая информация.

Дешифратор является частным случаем преобразователей произвольных кодов, рассмотренных в "Преобразователи произвольных кодов" .

Дешифратор - это логическая схема, преобразующая двоичный код в унарный, когда только на одном из всех выходов появляется активный сигнал. Номер этого активного выхода в десятичном коде совпадает с двоичным кодом, подаваемым на входные линии дешифратора .

Принцип действия дешифратора лежит в основе работы всем известного устройства - домофона. Когда мы набираем номер на домофоне, звонок звенит только в одной квартире с указанным номером.

Рассмотрим схему дешифратора на три входа. Как при синтезе логической схемы по арифметическому выражению ( "Преобразователи произвольных кодов"), составляем таблицу истинности. Поскольку в нашем примере у схемы должно быть три входа, количество комбинаций на этих входах будет равно , поэтому выходов у схемы будет также 8. Обозначим входные сигналы переменной с индексом, соответствующим весу двоичного разряда - 1, 2, 4 (табл. 4.1). Выходные сигналы обозначим как с индексом, соответствующим поданному на входы двоичному коду, при котором этот выход активен. Для синтезируемой схемы примем положительную логику, когда активным является уровень логической 1.

Таблица 4.1. Таблица истинности дешифратора на три входа с активным единичным уровнем входных и выходных сигналов

Входные сигналы			Выходные сигналы
0	0	0	0	0	0	0	0	0	0	1
0	0	1	0	0	0	0	0	0	1	0
0	1	0	0	0	0	0	0	1	0	0
0	1	1	0	0	0	0	1	0	0	0
1	0	0	0	0	0	1	0	0	0	0
1	0	1	0	0	1	0	0	0	0	0
1	1	0	0	1	0	0	0	0	0	0
1	1	1	1	0	0	0	0	0	0	0

В соответствии с принципом синтеза логических схем по заданной формуле, после составления таблицы истинности нужно для каждого выхода написать логическое выражение . В данном случае задача упрощается, так как для каждого выхода логическая 1 имеет место быть только в одной строке таблицы. Поэтому в логическом выражении для каждого выхода будет только один минтерм:

(4.1)

Интегральная микросхема (ИМС) - микроэлектронное изделие, выполняющее определенную функцию преобразования и обработки сигнала и имеющее высокую плотность упаковки электрически соединённых элементов, которое рассматривается как единое целое [ , с.9].

Степень интеграции ИМС - показатель степени сложности микросхемы, характеризующийся числом содержащихся в ней элементов и компонентов [ , с.10]:

где - число входящих в ИМС элементов и компонентов.

Различают интегральные микросхемы малой (МИС - малые интегральные схемы), средней (СИС ), большой (БИС ) и сверхбольшой (СБИС ) степени интеграции.

На рис. 4.3 показаны примеры условного графического обозначения (УГО) дешифраторов с активным единичным уровнем входных и выходных сигналов. Здесь и далее на УГО выделяется три поля. Центральное поле содержит обозначение функции, выполняемой ИМС . В данном случае это DC - от англ. D e c oder - дешифратор . Левое поле содержит обозначение входов ИМС , правое - обозначение выходов.

Рис. 4.3.

При принятии отрицательной логики, когда активным уровнем всех сигналов является логический ноль, таблица истинности дешифратора на три входа (табл. 4.2) будет содержать в диагонали не единицы, а нули. При этом порядок следования комбинаций входных сигналов в данном случае удобно сделать обратным - в первой строке указать комбинацию , далее и т.д. до последней строки с комбинацией .

Таблица 4.2. Таблица истинности дешифратора на три входа с активным нулевым уровнем входных и выходных сигналов

Входные сигналы			Выходные сигналы
1	1	1	1	1	1	1	1	1	1	0
1	1	0	1	1	1	1	1	1	0	1
1	0	1	1	1	1	1	1	0	1	1
1	0	0	1	1	1	1	0	1	1	1
0	1	1	1	1	1	0	1	1	1	1
0	1	0	1	1	0	1	1	1	1	1
0	0	1	1	0	1	1	1	1	1	1
0	0	0	0	1	1	1	1	1	1	1

Функции дешифраторов и шифраторов понятны из их названий. Дешифратор преобразует входной двоичный код в номер выходного сигнала (дешифрирует код), а шифратор преобразует номер входного сигнала в выходной двоичный код (шифрует номер входного сигнала). Количество выходных сигналов дешифратора и входных сигналов шифратора равно количеству возможных состояний двоичного кода (входного кода у дешифратора и выходного кода у шифратора), то есть 2 n , где n - разрядность двоичного кода (рис. 5.1). Микросхемы дешифраторов обозначаются на схемах буквами DC (от английского Decoder), а микросхемы шифраторов - CD (от английского Coder).

Рис. 5.1. Функции дешифратора (слева) и шифратора (справа)

На выходе дешифратора всегда присутствует только один сигнал, причем номер этого сигнала однозначно определяется входным кодом. Выходной код шифратора однозначно определяется номером входного сигнала.

Рассмотрим подробнее функцию дешифратора.

В стандартные серии входят дешифраторы на 4 выхода (2 разряда входного кода), на 8 выходов (3 разряда входного кода) и на 16 выходов (4 разряда входного кода). Они обозначаются соответственно как 2–4, 3–8, 4–16. Различаются микросхемы дешифраторов входами управления (разрешения/запрета выходных сигналов), а также типом выхода: 2С или ОК. Выходные сигналы всех дешифраторов имеют отрицательную полярность. Входы, на которые поступает входной код, называют часто адресными входами. Обозначают эти входы 1, 2, 4, 8, где число соответствует весу двоичного кода (1 - младший разряд, 2 - следующий разряд и т.д.), или А0, А1, А2, А5. В отечественных сериях микросхемы дешифраторов обозначаются буквами ИД. На рис. 5.2 показаны три наиболее типичных микросхемы дешифраторов.

Рис. 5.2. Примеры микросхем дешифраторов

Код на входах 1, 2, 4, 8 определяет номер активного выхода (вход 1 соответствует младшему разряду кода, вход 8 - старшему разряду кода). Входы разрешения С1, С2, С3 объединены по функции И и имеют указанную на рисунке полярность. Для примера в табл. 5.1 приведена таблица истинности дешифратора ИД7 (3-8). Существуют и дешифраторы 4–10 (например, ИД6), которые обрабатывают не все возможные 16 состояний входного кода, а только первые 10 из них.

Первые три строки таблицы соответствуют запрету выходных сигналов. Разрешением выхода будет единица на входе С1 и нули на входах С2 и С5. Символ "Х" обозначает безразличное состояние данного входа (неважно, нуль или единица). Нижние восемь строк соответствуют разрешению выходных сигналов. Номер активного выхода (на котором формируется нулевой сигнал) определяется кодом на входах 1, 2, 4, причем вход 1 соответствует младшему разряду кода, а вход 4 - старшему разряду кода.

Таблица 5.1. Таблица истинности дешифратора 3–8 (ИД7)

Входы

Выходы

C1

-C2

-C3

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

Наиболее типичное применение дешифраторов состоит именно в дешифрировании входных кодов, при этом входы С используются как стробирующие, управляющие сигналы. Номер активного (то есть нулевого) выходного сигнала показывает, какой входной код поступил. Если нужно дешифровать код с большим числом разрядов, то можно объединить несколько микросхем дешифраторов (пример показан на рис. 5.3).

Рис. 5.3. Увеличение количества разрядов дешифратора

При этом старшие разряды кода подаются на основной дешифратор, выходы которого разрешают работу нескольких дополнительных дешифраторов. На объединенные входы этих дополнительных дешифраторов подаются младшие разряды входного кода. Из пяти микросхем дешифраторов 2–4 можно получить дешифратор 4–16, как показано на рисунке (хотя лучше, конечно, взять готовую микросхему). Точно так же из девяти микросхем 3–8 можно получить дешифратор 6–64, а из семнадцати микросхем 4–16 - дешифратор 8–256. Еще одно распространенное применение дешифраторов - селекция (выбор) заданных входных кодов. Появление отрицательного сигнала на выбранном выходе дешифратора будет означать поступление на вход интересующего нас кода. В данном случае увеличивать число разрядов входного селектируемого кода гораздо проще, чем в предыдущем (см. рис. 5.3). Например, две микросхемы 4–16 позволяют селектировать 8-разрядный код (рис. 5.4). В примере на рисунке селектируется 16-ричный код 2А (двоичный код 0010 1010). При этом один дешифратор работа ет с младшими четырьмя разрядами кода, а другой - со старшими четырьмя разрядами. Объединяются дешифраторы так, что один из них разрешает работу другого по входам –С1 и –С2. Применяя механические переключатели выходов дешифраторов (тумблеры, перемычки), можно легко изменять код, селектируемый данной схемой.

Рис. 5.4. Селектирование кода на дешифраторах

Еще одно важное применение дешифраторов состоит в перекоммутации одного входного сигнала на несколько выходов. Или, другими словами, дешифратор в данном случае выступает в качестве демультиплексора входных сигналов, который позволяет разделить входные сигналы, приходящие в разные моменты времени, на одну входную линию (мультиплексированные сигналы). При этом входы 1, 2, 4, 8 дешифратора используются в качестве управляющих, адресных, определяющих, на какой выход переслать пришедший в данный момент входной сигнал (рис. 5.5), а один из входов С выступает в роли входного сигнала, который пересылается на заданный выход. Если у микросхемы имеется несколько стробирующих входов С, то оставшиеся входы С можно использовать в качестве разрешающих работу дешифратора.

Рис. 5.5. Включение дешифратора как демультиплексора

Рис. 5.6. Стробирование выходных сигналов дешифратора

На втором уровне представления (модель с временными задержками) также надо учитывать, что задержки дешифратора больше задержки простых логических элементов примерно вдвое для входного кода и примерно в полтора раза - для стробирующих входов. То есть если попытаться заменить дешифратор схемой на логических элементах, то такой дешифратор получится медленнее. Точные величины задержек надо смотреть в справочниках.

Рис. 5.7. Позиционная индикация на дешифраторе с выходами ОК

Дешифраторы, имеющие выходы типа ОК (ИД5, ИД10), удобно применять в схемах позиционной индикации на светодиодах. На рис. 5.7 приведен пример такой индикации на микросхеме ИД5, которая представляет собой два дешифратора 2–4 с объединенными входами для подачи кода и стробами, позволяющими легко строить дешифратор 3–8. При этом старший разряд кода выбирает один из дешифраторов 2–4 (нуль соответствует верхнему по схеме дешифратору, а единица - нижнему). То есть в данном случае номер горящего светодиода равен входному коду дешифратора. Такая индикация называется позиционной.

Рис. 5.8. Объединение выходов дешифраторов с ОК

Выходы микросхем дешифраторов с ОК можно объединять между собой для реализации проводного ИЛИ (рис. 5.8). Нуль на объединенном выходе будет тогда, когда хотя бы на одном из выходов вырабатывается нуль. При равномерном пошаговом наращивании входного кода (например, с помощью счетчика) такое решение позволяет формировать довольно сложные последовательности выходных сигналов. Правда, каждый выход дешифратора может использоваться для получения только одного выходного сигнала. Это ограничивает возможности таких схем.

Шифраторы используются гораздо реже, чем дешифраторы. Это связано с более специфической областью их применения. Значительно меньше и выбор микросхем шифраторов в стандартных сериях. В отечественных сериях шифраторы имеют в названии буквы ИВ.

На рис. 5.9 показаны для примера две микросхемы шифраторов ИВ1 и ИВ3. Первая имеет 8 входов и 3 выхода (шифратор 8–3), а вторая - 9 входов и 4 выхода (шифратор 9–4). Все входы шифраторов - инверсные (активные входные сигналы - нулевые). Все выходы тоже инверсные, то есть формируется инверсный код. Микросхема ИВ1, помимо 8 информационных входов и 3 разрядов выходного кода (1, 2, 4), имеет инверсный вход разрешения –ЕI, выход признака прихода любого входного сигнала –GS, а также выход переноса –EO, позволяющий объединять несколько шифраторов для увеличения разрядности.

Рис. 5.9. Микросхемы шифраторов

Таблица истинности шифратора ИВ1 приведена в табл. 5.2.

Таблица 5.2. Таблица истинности шифратора ИВ1

Входы

Выходы

-EI

-GS

-EO

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

Из таблицы видно, что на выходах кода 1, 2, 4 формируется инверсный двоичный код номера входной линии, на который приходит отрицательный входной сигнал. При одновременном поступлении нескольких входных сигналов формируется выходной код, соответствующий входу с наибольшим номером, то есть старшие входы имеют приоритет перед младшими. Поэтому такой шифратор называется приоритетным. При отсутствии входных сигналов (вторая строчка таблицы) формируется выходной код 111. Единичный сигнал –EI (первая строчка) запрещает работу шифратора (все выходные сигналы устанавливаются в единицу). На выходе –GS вырабатывается нуль при приходе любого входного сигнала, что позволяет, в частности, отличить ситуацию прихода нулевого входного сигнала от ситуации отсутствия любых входных сигналов. Выход -EO становится активным (нулевым) при отсутствии входных сигналов, но разрешении работы шифратора сигналом –EI.

Стандартное применение шифраторов состоит в сокращении количества сигналов. Например, в случае шифратора ИВ1 информация о восьми входных сигналах сворачивается в три выходных сигнала. Это очень удобно, например, при передаче сигналов на большие расстояния. Правда, входные сигналы не должны приходить одновременно. На рис. 5.10 показаны стандартная схема включения шифратора и временные диаграммы его работы.

Рис. 5.10. Стандартное включение шифратора

Инверсия выходного кода приводит к тому, что при приходе нулевого входного сигнала на выходе формируется не нулевой код, а код 111, то есть 7. Точно так же при приходе, например, третьего входного сигнала на выходе образуется код 100, то есть 4, а при приходе пятого выходного сигнала - код 010, то есть 2.

Наличие у шифраторов входов EI и EO позволяет увеличивать количество входов и разрядов шифратора, правда, с помощью дополнительных элементов на выходе. На рис. 5.11 показан пример построения шифратора 16–4 на двух микросхемах шифраторов ИВ1 и трех элементах 2И-НЕ (ЛА3).

Рис. 5.11. Шифратор 16–4 на двух шифраторах 8–3

Одновременное или почти одновременное изменение сигналов на входе шифратора приводит к появлению периодов неопределенности на выходах. Выходной код может на короткое время принимать значение, не соответствующее ни одному из входных сигналов. Поэтому в тех случаях, когда входные сигналы могут приходить одновременно, необходима синхронизация выходного кода, например, с помощью разрешающего сигнала EI, который должен приходить только тогда, когда состояние неопределенности уже закончилось.

Задержка шифратора от входа до выхода кода примерно в полтора раза превышает задержку логического элемента, а задержка до выхода GS - примерно в два раза больше. Точные величины задержек микросхем надо смотреть в справочниках.

Среди ИС комбинационного типа наиболее широко используются де­шифраторы, представленные в рассматриваемой серии микросхемами К165ИД1, К155ИДЗ и КЛ55ИД4.

Дешифратор К155ИДЗ (рис. 16) имеет четыре адресных входа 1, 2, 4, 8, два входа стробирования А1 и А2 и шестнадцать выходов 0 - 15. Если на обо­их входах стробирования уровни логического 0, на том из выходов, номер ко­торого соответствует двоичному эквиваленту входного кода (вход 1 - младший разряд, вход 8 - старший), будет уровень логического 0, на остальных выхо­дах - логической 1. Если хотя бы на одном из входов стробирования Al и А2 уровень логической 1, то независимо от состояний входов на всех выходах ИС формируется логическая,1,.

Наличие двух входов стробирования существенно расширяет возможности использования ИС. Из двух микросхем К155ИДЗ, дополненных одним ТТЛ-ин­вертором, можно собрать дешифратор на 32 выхода (рис. 17), дешифратор на 64 выхода собирается из четырех ИС К155ИДЗ и двух инверторов (рис. 18), а на 256 выходов - из 17 ИС К165ИДЗ (рис. 19).

Рис. 16. Выводы ИС К155ИДЗ Рис. 17. Дешифратор на 32 выхода

Интегральная микросхема К155ИД4 (рис. 20) содержит два дешифратора на четыре выхода каждый с объединенными адресными входами и раздель­ными входами стробирования. Уровень логического 0 на выходах первого (верх­него по схеме) дешифратора формируется (аналогично К155ИДЗ) лишь при наличии на обоих стробирующих входах уровня логического 0. Соответствующим условием для второго дешифратора является наличие на одном из его входов стробирования уровня логической 1 (вывод 1), а на другом - логиче­ского 0 (вывод 2). Такая структура ИС позволяет использовать ее в различных вариантах включения. На основе ИС К155ИД4 могут быть построены, в част­ности, дешифраторы на восемь выходов со входом стробирования (рис. 21) и на 16 выходов (рис. 22). На девяти ИС К155ИД4 можно собрать дешифратор на 64 выхода по схеме, подобный рис. 19. Если дополнить микросхему К155ИД4 тремя элементами 2И - НЕ, можно получить дешифратор на 10 выходов (рис. 23).

Рис. 18. Дешифратор на 64 выхода

Описанные двоичные дешифраторы являются полными: любому состоянию j адресных входов соответствует нулевое состояние некоторого единственного вы- j хода. В ряде случаев, например при двоично-десятичном представлении чисел, удобно использовать неполные дешифраторы, в которых количество выходов меньше количества возможных состояний адресных входов. В частности, двоич- но-десятичный дешифратор содержит десять выходов и не меньше четырех входов. На основе полного дешифратора всегда можно построить неполный на меньшее число входов.

Однако ввиду широкого использования в устройствах индикации двоично-десятичных дешифраторов в состав серии К.155 специально включен двоично-десятичный дешифратор К155ИД1 с высоковольтным выходом (рис. 24). Де­шифратор имеет четыре входа, которые могут подключаться к выходам любого источника кода 1 - 2 - 4 - 8, и десять выходов, которые могут подключаться к катодам газоразрядного цифрового или знакового индикатора, анод которого через резистор сопротивлением 22 - 91 кОм подключен к плюсу источника пос­тоянного или пульсирующего напряжения 200 - 300 В.

Рис. 19. Дешифратор на 256 выходов

Рис. 20. Схема ИС К155ИД4

Рис. 21. Дешифратор на 8 выходов со стробированием

Рис. 22. Дешифратор на 16 выходов

Рис. 23. Дешифратор на 10 выходов

Рис. 24. Выводы ИС К155ИД1

Для подключения к ИС К155ИЕ4, включенной в режим деления на 10 с кодом 1 - 1 - 4 - 6 схема приведена на рис. 25.

Для подключения ИС К155ИД1 к выходам декады на ИС К155ТМ2 (см. рис. 5) необходим дополнительный элемент И, в качестве которого могут быть использованы два любых маломощных диода (рис. 26) или 1/4 часть интегральной микросхемы К155ЛИ1.

При подключении ИС К155ИД1 ко входам других ИС ТТЛ серии К155 следует принять дополнительные меры по согласованию уровней, поскольку техническими условиями на ИС К155ИД1 гарантируется выходное напряжение в состоянии логического 0 не более 2,5 В, что превышает порог переключения ИС ТТЛ, составляющий около il,3 В. Практически выходное напряжение ИС К155ИД1 в состоянии 0 может быть несколько выше или ниже порога пе­реключения, поэтому для надежной работы ИС - нагрузки в минусовую цепь питания этой микросхемы следует включить кремниевый диод. Такое включение повысит порог переключения ИС примерно до 2 В, что обеспечит ее согласова­ние с дешифратором К155ИД1. Кроме того, при этом поднимется выходной уровень логического 0 микросхемы примерно до 0,9 В, что вполне достаточно для нормальной работы последующих ИС.

На рис. 27 приведена схема делителя частоты на 10 с переключаемой в пределах 10 - 1,1 скважностью выходных импульсов, иллюстрирующая описан­ные выше правила согласования дешифратора К.155ИД1 с интегральными мик­росхемами ТТЛ.

Для коммутации двоичных сигналов используются так называемые мульти-плексеры, представленные в серии К155 интегральными микросхемами К155КП1, К155КП2, К155КП5 и К155КТГ7.

Мультиплексер К165КП7 имеет восемь информационных входов (DO - D7), три адресных входа (1, 2, 4) и вход стробирования А (рис. 28). У микро­схемы два выхода - прямой и инверсный. Если на входе стробирования логи­ческая 1, на прямом выходе 0 независимо от сигналов на других входах. Если на входе стробирования ИС логический 0, сигнал на прямом выходе повторяет сигнал на том входе, номер которого совпадает с двоичным эквивалентом кода на входах 1, 2, 4 мультиплексера. На инверсном выходе сигнал всегда противо-фазен сигналу на прямом выходе.

Наличие входа стробирования позволяет простыми средствами строить мультвплексеры на большее число входов. На рис. 29 приведена схема мульти­плексера на 16 входов, на рис. 30 - на 64.

Мультиплексер К155КП5 (рис. 31), в отличие от К155КП7, имеет лишь ин­версный выход и не имеет входа стробирования.

Интегральная микросхема К155КП1 (рис. 32) содержит четыре адресных входа 1, 2, 4, S, 16 информационных входов DO - D15 и вход стробирования А. Выход у этой микросхемы только инверсный. Все свойства и способы включе­ния у нее такие же, как и у К156КП2.

Интегральная микросхема К155КП2 (рис. 33) содержит два мультиплексе­ра на четыре информационных входа D0 - D3 с отдельными входами стробиро­вания, объединенными адресными входами и прямыми выходами.

Рис. 27. Делитель частоты на 10 с переключаемой скважностью

Рис. 28. Выводы ИС К155КП7

Рис. 29. Мультиплексер на 16 входов

Рис. 30. Мультиплексер на 64 входа Рис. 31. Выводы ИС К155КП5

Рис. 32. Выводы И С К155КП1 Рис. 33. Схема ИС К155КП2 Рис. 34. Выводы ИС К155ЛП5

Как известно, основная операция, производящаяся в цифровых вычисли­тельных машинах, - сложение. Все другие арифметические операции - вычи­тание, умножение, деление - сводятся к сложению. Операция сложения двоич­ных чисел производится с использованием сумматоров и полусумматоров.

В состав серии ИС К155 входят два типа полусумматоров - К155ЛП5 и К155ИП2.

В ИС К155ЛП5 (рис. 34) четыре независимых полусумматора (другие на­звания - сумматор по модулю два, элемент Исключительное ИЛИ). Каждый из этих элементов работает следующим образом. Если на обоих входах эле­мента, например 1 и 2, уровень логического 0 - на выходе 3 логический 0. Ес­ли на одном из входов логический 0, на другом логическая 1, на выходе - 1,. если на обоих входах - 1, на выходе 0.

Рис. 35. Схема ИС К155ИП2

В состав ИС КД55ИП2 (рис. 35) входят восьмивходовый сумматор по мо-Дулю 2, обозначенный SM2, инвертор и два логических элемента И - ИЛИ - НЕ;.

Восьмивходовый сумматор по модулю 2 работает аналогично двухвходовому: если на его входах четное число сигналов с уровнем логической 1, на выходе логический 0, если число единиц на входах нечетное, на выходе 1. Остальные элементы ИС позволяют объединять интегральные микросхемы между собой для увеличения числа входов. При подаче уровня логической 1 на вход 3, ло­гического 0 на вход 4, уровень на выходе 5 будет соответствовать выходному уровню сумматора SM2, на выходе 6 - его инверсии. Бели уровни на (входах 3 и 4 изменить на противоположные, уровни на выходах 5 и 6 также изменя­тся на противоположные.

Напомним основные свойства двоичных сумматоров. Каждый разряд дво­ичного сумматора (его иногда называют полным сумматором) имеет три вхо­да - два входа Л и В для слагаемых, вход сигнала переноса от предыдущего разряда С и два выхода - суммы S и сигнала переноса Р в следующий раз­ряд. Работа сумматора иллюстрируется табл. 3. Входы А, В, С, вообще гово­ря, равноправны. Сигнал суммы S принимает значение логической,1 при не­четном числе единиц на входах А, В и С и логического 0 при четном, как и в рассмотренных выше полусумматорах. Сигнал переноса Р равен логической 1 при числе единиц на входах, равном 2 или 3. Интересным свойством табл. 3 является ее симметрия: замена 0 на 1 и наоборот не нарушает ее истинности. Это свойство используется для упрощения схем сумматоров.

Таблица 3

Входы	Выходы	Входы	Выходы
Л	в	с	S	р	А	в	с	S	р

Интегральные микросхемы КД55ИМ1, К155ИМ2 и К155ИМЗ - соответст­венно одноразрядный, двухразрядный и четырехразрядный полные сумматоры. На рис. 36 приведена схема ИС К.155ИМ1. Ее основу составляют два много-входовых элемента И - ИЛИ - НЕ. Сигнал переноса (инверсный) формируется на выходе Р, если хотя бы на двух входах сумматора присутствует уровень логической 1. Если А = В=1, включается нижний элемент И DD6, если А- С - 1, включается средний элемент DDI, при В = С=1 включается верх­ний элемент. Сигнал переноса формируется, конечно и при А = В = С=1. Сигнал суммы формируется в случае, если А=В=С=1 и включается нижний логический элемент H-DD5. Сигнал суммы формируется также и в том случае, когда есть хотя бы одна единица на входах А, В, С и нет сигнала на выходе переноса (P=!l, включается один из трех верхних элементов И DD5). Посколь­ку сигнал переноса формируется в том случае, когда среди входных сигналов число единиц две или три, второй случай формирования сигнала суммы соот­ветствует одной и только одной единице среди входных сигналов. Если на всех входах сигналы отсутствуют (А = В = С = 0), выходные сигналы также отсут­ствуют: S = 0, Р=0 (Р=0).

Входные сигналы А и В могут быть поданы не только в прямом коде (входы 8 и 9 для А, 12 и 13 для В), но и в инверсном (входы 11 для А и 2 для В). При использовании инверсных входных сигналов входы 8, 9, 12 и 13 следует соединить с общим проводом, а при использовании прямых сигналов - попарно соединить выводы 10 и 11, 1 и 2.

Элементы DD1 и DD2 микросхемы имеют открытый коллекторный выход, поэтому выводы 10 и 1 могут использоваться или как выходы элементов DD1 и DD2, или как входы, превращающие элементы DD1 и DD2 типа И - НЕ в элементы И - ИЛИ - НЕ подключением к этим выводам выходов ИС К155ЛА8. В любом случае использования выводов 10 и 1 между ними и плюсом питания необходимо включать резисторы 1 - 2 кОм.

Рис. 36. Схема ИС К155ИМ1

Рис. 37. Схема соединения интегральных микросхем К155ИМ1 в двухразрядный сум­матор

Рис. 38. Выводы ИС К155ИМ2 Рис. 39. Выводы ИС К155ИМЗ

При соединении ИС К155ИМ1 в многоразрядный сумматор (рис. 37) ис­пользуется описанное выше свойство симметрии полного сумматора относитель­но замены входных и выходных сигналов инверсными. В первом разряде входные сигналы подаются на прямые входы ИС DD1, выходной сигнал суммы снимается с прямого выхода S, сигнал переноса - с единственного (инверсного) выхода Р. На второй разряд сумматора входные сигналы А и В подаются на инверсные входы, на прямой вход С подается инверсный сигнал переноса с первого разряда, выходной прямой сигнал суммы формируется на инверсном выходе 5, выходной прямой сигнал переноса - на инверсном выходе Р. Третий разряд сумматора работает так же, как и первый, четвертый - как второй и т. д.

Такое чередование режима работы одноразрядных сумматоров обеспечива­ет минимальную задержку распространения сигнала в самой длинной цепи - в цепи формирования сигнала переноса.

Интегральная микросхема К155ИМ2 (ряс. 38) представляет собой объеди­нение двух микросхем К155ИМ1, соединенных в соответствии с рис. 37 с исключенными неиспользуемыми инверторами. Интегральная микросхема К155ИМЗ (рис. 39) соответствует двум микросхемам К155ИМ2, в которых вы-:ход переноса первой ИС соединен со входом С второй.

Дешифраторы – цифровые устройства функционального назначения, предназначенные для распознавания двоичных кодов.

Двоичные дешифраторы являясь преобразователем кодов, преобразует двоичный код прямого назначения в код “1 из N». В такой кодовой комбинации только один разряд занят единицей, а все остальные – нулевые. Таблица истинности для дешифратора, предназначенного для распознавания четырехразрядного двоичного кода представлена табл. 2.1

Таблица 2. 1

Из таблицы 1 видно, что в зависимости от входного двоичного кода на выходе дешифратора в возбужденном состоянии находится только один из его выходов. Из этой же таблицы следует, что двоичный дешифратор на n входов должен иметь 2 n выходов, соответствующих числу кодовых комбинаций n-разрядного двоичного кода. Такой дешифратор называется полным , в отличие от неполного , у которого часть входных кодовых комбинаций не используется, а число выходов у которого меньше2 n .

В основном поле условного обозначения дешифраторов (Рис.2.5) проставляются буквы DC (от английского слова Decoder). Входы дешифратора принято обозначать их двоичными весами. Кроме информационных входов дешифратор имеет обычно один или более входов разрешения работы, обозначаемых как Е (Enable). При наличии разрешающего сигнала на этом входе дешифратор работает в соответствии с таблицей истинности, при его отсутствии все выходы дешифратора пассивны.

Функционирование дешифратора описывается системой булевых выражений:

С
хемотехническое решение дешифраторов представлено на рис.2.6.

Как видно из рис. 2.6., дешифратор состоит из 2n инверторов входного кода, образующих прямые и инверсные значения переменных входного кода, двух инверторов на входе разрешения и 2 n -1 конъюнкторов, образующих выходы схемы. Малоразрядность серийных дешифраторов ставит вопрос и наращивании их разряд-ности. Из малоразрядных дешифраторов можно построить схему, эквивалентную дешифратору большой разрядности. С этой целью входное слово делится на поля, при этом разрядность поля младших разрядов соответствует разрядности имеющихся дешифраторов. Оставшееся поле старших разрядов служит для получения сигнала разрешения работы одного из дешифраторов, декодирующих поле младших разрядов.

В
качестве примера на рис. 2.7 приведена схема дешифрации пятиразрядного кода с помощью дешифраторов «3-8» и «2-4». Для получения нужных 32 выходов составляется столбец второго яруса из четырех дешифраторов «3-8»DC1-DC4. Дешифратор «2-4» принимает два старших разряда входного кода. Возбужденный выход этого дешифратора открывает по входу разрешения один из дешифраторов столбца и выбранный дешифратор декодирует младшие разряды входного слова. Каждому входному слову соответствует возбуждение одного из выходов F 0 -F 31 . Например, при дешифрации слова х 4 х 3 х 2 х 1 х 0 =11001 2 =25 10 на входе дешифратора первого яруса имеется код 11, возбуждающий его выход номер три (помечен крестиком), что разрешает работу дешифратора DC4. На входе DC4 действует код 001, поэтому будет возбужден его первый выход, т.е. 25 выход схемы. Общее разрешение или запрещение работы схемы осуществляется по входу Е дешифратора первого яруса.

Наряду с применением дешифраторов по своему прямому назначению они могут использоваться для реализации произвольных логических функций, поскольку на выходах дешифратора вырабатываются все конъюктивные термы, которые можно составить из данного числа аргументов. Логическая функция в СДНФ есть дизъюнкция некоторого числа таких термов. Объединяя их по схеме ИЛИ, можно получить любую функцию данного числа аргументов.

На рис.2.8 в качестве примера показана аппаратная реализация функции сумматора по модулю два.